FPGAを搭載したPapilio oneが秋月から発売されています。
XC3S500E
ゲート数500k
RAM 18kb * 20
ベースクロック32MHz

Brainfuck CPUをここからデザインするために買いました。
Lチカをする時にはまったことをメモ。
Papilio arcade mega wingでIO基板としました。

Xilinx のISE design Suiteで作ります。
単純なLチカとして26ビットカウントアップタイマを使います。
ハマったのがここ
Q_int <= Q_int + 1;
 ERROR: + can not have such operands in this context.
となって、進めません。
そこでエラーを元に検索すると・・・
https://www.xilinx.com/support/answers/8648.html
use ieee.std_logic_unsigned.all;
これを入れて、とのこと。

Synthesizeが無事に通りました。
PlanAhead にて
CLK site: P89 <- 32MHzClock
LED site: P35 <-Mega wing LED4
を指定して、
Implement Design
Generate Programming File
を通してbitファイルを作ります。
Papilio-ZAP-IDEからPapilio loaderを起動してさっき作ったbitファイルを指定して[RUN]を押して書き込みます。
LED4がおよそ4秒おきにチカチカしました。成功